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                SOC/ASIC设计培训班
       入学要求

            学员学习本课程应具备下列基础知识:
            ◆ 电路系统的基本概念。

       班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号)
           坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
       上课时间和地点
    上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
    近开课时间(周末班/连续班/晚班)
    SOC/ASIC设计培训班:2022-10-03.(欢迎您垂询,视教育质量为生命!)
       实验设备
         ◆课时: 共1个月

            
            ☆注重质量
            ☆边讲边练

            ☆合格学员免费推荐工作

            
            专注高端培训17年,曙海提供的课程得到本行业的广泛认可,学员的能力
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       新优惠
           ◆在读学生凭学生证,可优惠500元。
       质量保障

            1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
            2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
            3、培训合格学员可享受免费推荐就业机会。

                 SOC/ASIC设计培训班
    第一阶段 ASIC设计

    1) 逻辑设计理论/ Verilog/ VHDL语言

    2) 数字电路验证(verification平台建立/功能测试

    3) 设计综合(synthesys)与扫描链测试(DFT)

    4) 静态时序分(STA)

    5) 数字电路前端设计实战(有两个实际芯片项目)

    理论学习之外,以实际项目让学员接触设计,为此提供完整的免费的EDA软件安装服务,并有实际芯片案例,导师指导全程设计。

    数字设计的理论部分具体内容如下:

    一 逻辑设计理论/ Verilog/ VHDL语言
    1 ) HDL 语言简介
    Verilog 语言的产生发展 优势和特点
    编译仿真的原理
    Verilog/VHDL 语言各自现状及应用
    2)verilog语法 (或者 VHDL语法 )
    模块 时延的概念与应用
    运算符及优先级
    赋值的类型与适用
    条件语句 循环语句
    Initial always task function 说明语句及使用
    行为级建模和可综合设计
    3)数字系统设计
    数据流的设计/控制 时序设计
    状态机设计

    二 verification平台建立/功能测试
    1) 验证环节在ic设计流程中的位置,
    2) RTL/网表/FPGA/testchip 的验证阶段
    3) 验证计划
    4) verification 的方法学 种类和适用设计
    5)  RTL verification testbench setup 激励文件生成 
    6)  RTL语言和高级语言的混合验证平台建立
    7)  数模混合设计验证方法学

    三 设计综合(synthesys)与扫描链测试(DFT)
    1)综合
    综合的概念 
    综合库与工具介绍 
    综合的过程 
    约束/工作环境的设立 
    反标文件产生
    优化设计
    2)DFT
    DFT 概念
    scan chain/ BSD/BIST 概念与设计方法
    DFT 的测试原理/测试方法( D算法 向量产生与仿真)
    BSD 基本单元和JTAG测试 

     
    四 静态时序分(STA)

    1)静态时序分析概念
    2)数据延迟 setup /hold 的分析
    3)时钟结构 跨时钟/多时钟条件 
    4)端口约束/工作环境设定
    5)工作条件/工艺条件 对延迟的影响
    6)关键路径与设计优化 
    7)报告分析 

    五 实践项目部分
    项目一: RTL coding
    中断管理状态机设计
    验证平台设计和使用
    测试向量设计
    验证工具的使用
    debug 调试
    项目二: 基础通信协议
    方案设计
    RTL coding
    通信算法的运用
    CPU控制
    FIFO设计与实现
    验证平台设计和使用
    测试向量设计
    验证工具的使用
    debug 调试
    电路综合和DFT
    静态时序分析

    第二阶段 SOC


    1.架构及设计流程
    2.CPU核
    1)指令
    2)中断和异常
    3)数据缓冲和指令缓冲
    4)内部数据ram和指令RAM
    3.AMBA总线
    4.外设
    1)SRAM
    2)DRAM
    3)IO
    4)DMA

    5.项目实战
    设计ARM

     
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